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HL: Halbleiterphysik

HL 33: Bauelemente

HL 33.2: Vortrag

Donnerstag, 25. März 1999, 16:15–16:30, H1

MOSFET Skalierung unter der Bedingung konstanter Schwellspannung — •G. Paasch¹, S. Scheinert², M. Rave² und M. Kittler² — ¹Institut für Festkörper- und Werkstofforschung Dresden, Postfach 270016, D-01171 Dresden — ²Festkörperelektronik, TU Ilmenau, D-98694 Ilmenau, Germany

Wir stellen Ergebnisse zum Skalierungsverhalten (Kanallänge 1µm bis 50nm) von MOSFETs und von vertikalen MOSFETs vor, die mittels zweidimensionaler Simulationen gewonnen wurden. Basierend auf der SIA roadmap wird dabei als Nebenbedingung eine konstante Schwellspannung gefordert. Hauptergebnisse sind: Im aktiven Bereich der Transistoren wird die durch Verringerung von Kanallänge und Oxiddicke erzielte Zunahme der Steilheit wesentlich reduziert durch die Abnahme der Beweglichkeit infolge der notwendigen höheren Dotierung. Das technologische Fenster wird extrem eng, allein die Verringerung der Oxiddicke führt nicht immer zu einer Zunahme der Steilheit. Für geringe Oxiddicke und hohe Dotierungen bleiben subthreshold swing und Leckstrom klein und punch through kann vermieden werden. Für extreme down-Skalierung sind Begrenzungen durch avalanche zu erwarten. Wegen der notwendigen hohen Dotierungen ergibt sich eine Reduktion der freien Weglänge zu Werten weit unterhalb der Kanallänge. Modelle, die auf der Verwendung von Dichten beruhen (DDM, ETM) können deswegen auch in diesem Bereich sinnvoll eingesetzt werden.