Wuppertal 2015 – scientific programme

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T: Fachverband Teilchenphysik

T 61: DAQ

T 61.2: Talk

Wednesday, March 11, 2015, 17:00–17:15, G.10.07 (HS 5)

Modifikation und Validierung eines IP-Bus-Controllers in FPGA-Firmware zur Steuerung der Ausleseelektronik der LAr-Kalorimeter bei ATLAS — •Rico Hübscher, Rainer Hentges und Arno Straessner — IKTP, Dresden, Germany

Im Zuge des bevorstehenden Phase-I Upgrades des LHC, welches eine signifikant erhöhte Luminosität zur Folge hat, ist es erforderlich auch die Ausleseelektronik der Triggersignale entsprechend zu verbessern. Hierfur wurde im ATLAS-Detektor ein Demonstrationssystem eingebaut, welches für den LHC-Run-2 ab 2015 die ersten Testergebnisse liefern soll. Ziel der neuen Elektronik ist die Auslese von Triggersignalen mit etwa 10-fach höherer Detektorgranularität als die bisherigen Trigger-Tower. Dafür wurden im Demonstrationssystem Prototypen von digitalen Prozessierungs-Boards installiert, welche mit Altera FPGA-Chips bestückt sind. Ein Modul der Firmware für diese FPGAs stellt der IP-Bus-Controller dar, welcher die zeitunkritische Kommunikation von Datenpaketen von der Ethernet-Schnittstelle mit den dafür vorgesehenen Modulen der FPGA-Firmware vermittelt. Diese werden für die ATLAS-Datenaufzeichnung, Systemkontrolle und Überwachung der Datenprozessierung genutzt. Für den IP-Bus-Controller existiert bereits eine Firmware, welche aus dem CACTUS-Projekt hervorgegangen ist und für Xilinx FPGA-Chips implementiert wurde. Auf der Grundlage dieser Firmware wurde der IP-Bus-Controller für Altera FPGA-Chips implementiert und über ein Test-Board die Funktionsweise des IP-Bus-Controllers untersucht. Der Vortrag stellt den aktuellen Stand der FPGA-Implentierung und erste Testergebnisse vor.